Цифровой логический уровень Булева алгебра Комбинаторные схемы компаратор Арифметические схемы Сумматоры Триггеры Энергонезависимая память Шина Pentium 4 Цоколевка процессора UltraSPARC III Сигналы шины PCI Шина USB

RAID (Redundant Array of Inexpensive Disks) - матрица независимых дисковых накопителей с избыточностью. RAID используется для увеличения надежности и увеличения скорости. Основные способы использования: RAID 0, 1, и 0+1. RAID 0 использует два жестких диска одновременно, осуществляет чтение и запись одновременно с обоих дисков.

После того как у адресных линий появляется возможность приобрести новое значение, устанавливаются сигналы MREQ и RD. Первый указывает, что осуществляется доступ к памяти, а не к устройству ввода-вывода, а второй — что осуществляется чтение, а не запись. Поскольку после установки адреса считывание информации из памяти занимает 15 не (часть первого цикла), память не может передать требуемые данные за период Т2. Чтобы центральный процессор не ожидал поступления данных, память устанавливает сигнал WAIT в начале отрезка Т2. Это означает ввод периодов ожидания (дополнительных циклов шины) до тех пор, пока память не сбросит сигнал WAIT. В нашем примере вводится один период ожидания (Т2), поскольку память работает слишком медленно. В начале отрезка Т3, когда есть уверенность в том, что память получит данные в течение текущего цикла, сигнал WAIT сбрасывается.

Во время первой половины отрезка Т3 память помещает данные на информационные линии. На спаде отрезка Т3 центральный процессор стробирует (то есть считывает) информационные линии, сохраняя их значения во внутреннем регистре. Считав данные, центральный процессор сбрасывает сигналы MREQ и RD. В случае необходимости на следующем фронте может начаться еще один цикл памяти. Эта последовательность может повторяться бесконечно.

Далее проясняется значение восьми символов на временной диаграмме (см. рис. 3.35) — они перечислены в табл. 3.4. ТАЕ), например, — это временной интервал между фронтом Т1 и установкой адресных линий. В соответствии с требованиями синхронизации ТАО < 4 не. Это значит, что производитель процессора гарантирует, что во время любого цикла считывания центральный процессор сможет выдать требуемый адрес в пределах 11 не от середины фронта Т^

Таблица 3.4. Некоторые временные характеристики процесса считывания на синхронной шине

Символ

Значение

Минимум

Максимум Единицы измерения

Т/ш

Задержка выдачи адреса

4 не

Тмь

Промежуток между стабилизацией адреса и установкой сигнала МЯЕО

2

не

Тм

Промежуток между спадом синхронизирующего сигнала в цикле "П и установкой сигнала МЯЕО

3 не

Тяь

Промежуток между спадом синхронизирующего сигнала в цикле Т^ и установкой сигнала ЯР

3 не

Период передачи данных до спада синхронизирующего сигнала

2

не

Тмн

Промежуток между спадом синхронизирующего сигнала в цикле Т3 и сбросом сигнала МЯЕО

3 не

Тян

Промежуток между спадом синхронизирующего сигнала в цикле Т3 и сбросом сигнала ЯЭ

3 не

Тон

Период продолжения передачи данных с момента сброса сигнала ЯЭ

0

не

Условия синхронизации также требуют, чтобы данные поступали на информационные линии по крайней мере за 2 не (Т08) до спада Т3, чтобы дать данным время установиться до того, как процессор начнет их стробировать. Сочетание ограничений на ТАО и Т08 означает, что в худшем случае в распоряжении памяти будет только 25 - 4 - 2 = 19 не с момента появления адреса и до момента, когда нужно выдавать данные. Поскольку достаточно 10 не, память даже в самом худшем случае может всегда ответить за период Т3. Если памяти для считывания требуется 20 не, то необходимо ввести второй период ожидания, и тогда память ответит в течение Т4. Требования синхронизации гарантируют, что адрес будет установлен по крайней мере за 2 не до того, как появится сигнал М11Е(). Это время может быть важно в том случае, если М11Е() инициирует выбор элемента памяти, поскольку некоторые типы памяти требуют определенного времени на установку адреса до выбора элемента памяти. Ясно, что разработчику системы не следует выбирать микросхему памяти, которой нужно 3 не на установку.

Ограничения на Тм и TRL означают, что сигналы MREQ и RD будут установлены в пределах 3 не от спада Tj. В худшем случае у микросхемы памяти после установки сигналов MREQ и RD останется всего 10 + 10 - 3 - 2 = 15 не на передачу данных по шине. Это ограничение вводится дополнительно по отношению к интервалу в 15 не и не зависит от него.

Интервалы Тмн и TRH определяют, сколько времени требуется на отмену сигналов MREQ и RD после того, как данные стробированы. Наконец, интервал TDH определяет, сколько времени память должна держать данные на шине после снятия сигнала RD. В нашем примере при данном процессоре память может удалить данные с шины, как только сбрасывается сигнал RD; в случае других процессоров данные могут сохраняться еще некоторое время.

Необходимо подчеркнуть, что наш пример представляет собой весьма упрощенную версию реальных временных ограничений. В действительности таких ограничений гораздо больше. Тем не менее этот пример наглядно демонстрирует, как работает синхронная шина.

Отметим, что сигналы управления могут задаваться низким или высоким напряжением. Что является более удобным в каждом конкретном случае, должен решать разработчик, хотя, по существу, выбор произволен. Такую свободу выбора можно назвать «аппаратным» аналогом ситуации, при которой программист может представить свободные дисковые блоки в битовом отображении как в виде нулей, так и в виде единиц.

Аппаратное обеспечение компьютера логический уровень

SerialATA Прежде всего, кабель у нового интерфейса принципиально отличается от прежнего 40- или 80-жильного широкого плоского: количество сигнальных проводов кабеля сокращено до четырех (есть еще и земля), и до метра увеличена его допустимая длина. Это способствует более компактной упаковке и лучшим условиям охлаждения внутри корпуса компьютера, удешевляет конструкцию. Тут компактные семиконтактные разъемы соединяются узким уплощенным кабелем шириной примерно 8 мм и толщиной около 2 мм
Аппаратное обеспечение компьютера Безопасность в компьютерных сетях